英特尔在本周的 IEEE 国际电子设备会议上展示了一项新的研究，或为续命摩尔定律提供下一步可行方向。此项研究是英特尔一直热衷的堆叠纳米片晶体管技术，通过将 PMOS 和 NMOS 两种晶体管堆叠起来，可以将 CMOS 电路的面积减少一半，这意味着未来集成电路晶体管密度可能会翻番。
几乎每一台电子设备都离不开 NMOS 和 PMOS 两种晶体管的 “协同合作”。在相同的电压下，两个晶体管只有一个会打开，把它们放在一起意味着只要有其中之一发生改变，电流才会流动，这大大地降低了能耗。几十年以来，NMOS 和 PMOS 晶体管在 CMOS 电路中一直并排放置，如果我们想让 CMOS 电路的尺寸更小，那两个晶体管的位置就应该更加贴近。英特尔选择的方式，就是让它们堆叠起来。
有了堆叠晶体管这一巧思，英特尔使用了被称为下一代晶体管结构的纳米片晶体管技术。不同于以往晶体管主要由垂直硅鳍片构成，纳米片(nanosheet)的沟道区由多层、水平的、纳米级薄的片层堆叠而成。
基于以上的思路，英特尔的工程师们设计了最简单的 CMOS 逻辑电路，即反相器，它只包含两个晶体管、两个电源连接、一个输出和一个输入互连接口。
英特尔制造堆叠纳米片的方案被称为自对准过程，因为它在一步中就可以构建出两个已经堆叠起来的晶体管，而不需要后期再将两块独立的晶体管再粘合在一起。本质上，该堆叠工艺的改变是对纳米片晶体管制造步骤的修改。首先，硅和硅锗的重复层将会被雕刻成狭长的窄鳍形状，然后，硅锗层会被蚀刻，只留下一组悬浮的硅纳米薄片。通常来说，一组纳米片最后会形成一个晶体管。但在新工艺中，为了形成 NMOS 晶体管，顶部的两个纳米片被连接到磷掺杂的硅上;为了形成 PMOS 晶体管，底部的两个纳米片被连接到硼掺杂的硅锗上。
英特尔高级研究员兼组件研究总监 Robert Chau 表示，整套制作工艺当然会更加复杂，但是英特尔研究人员正努力使它尽可能简单。他说：“复杂的制造流程会影响到制造堆叠 CMOS 芯片的实用性。一旦解决了制造工艺实用性的问题，下一步就是要追求更好的性能。”这可能将会涉及改进 PMOS 晶体管，因为目前他们导电效率远低于 NMOS 晶体管。Robert Chau 表示，如果要改进导电效率，他们会考虑通过压缩应变或拉伸应变的方式改变晶体管沟道，使硅晶体变形，让载流子更快通过。
不只是英特尔，其他许多研究机构也在寻求堆叠纳米片领域的创新设计。比利时研究机构 Imec 率先提出了 CFET(纳米薄片场效应晶体管)的概念，并在去年 IEEE VLSI(超大规模集成电路大会)会议上报告了这一进程，但 Imec 的这一成果并非完全由纳米片晶体管制成，它的底层是 FinFET，顶层是单一纳米片。台湾研究人员也曾发表一个用于 PMOS、NMOS 晶体管制造的 CFET 结构。英特尔的堆叠纳米片晶体管技艺，会带我们走向摩尔定律的下一步吗?我们拭目以待。
